基于SystemVerilog的RISC-V 64位五级流水线CPU设计

基于SystemVerilog的RISC-V 64位五级流水线CPU设计

本项目使用SystemVerilog语言设计并实现了支持RV64I指令集的RISC-V 64位五级流水线CPU，并支持CSR寄存器操作。该CPU经过验证，可成功运行dhrystone测试程序。

项目内容:

• 单周期CPU: 该CPU在一个时钟周期内完成一条指令的取指、译码、执行、访存和写回操作。
• 多周期CPU: 该CPU将指令执行过程划分为多个时钟周期，每个周期完成一个或几个步骤，提高了设计的模块性和可扩展性。
• 五级流水线CPU: 该CPU采用经典的五级流水线结构（取指、译码、执行、访存、写回），并支持数据前递技术，进一步提升了指令执行效率。
• 测试平台: 提供了可运行dhrystone测试程序的测试平台，用于验证CPU的功能和性能。
• 文档: 提供了详细的五级流水线CPU设计说明文档，包含从单周期CPU到多周期CPU再到五级流水线CPU的演进过程，以及CSR寄存器的实现细节，适合深入学习RISC-V架构。

项目特点:

• 支持RV64I指令集和CSR寄存器
• 采用五级流水线设计，并支持数据前递
• 可运行dhrystone测试程序
• 提供详细的设计文档

本项目适合对RISC-V架构和CPU设计感兴趣的开发者和学习者，可作为学习和研究RISC-V CPU设计的参考。