RISC-V流水线CPU设计与Verilog实现教程

本资源为武汉大学计算机学院计算机组成与设计课程实验项目，通过基于RISC-V流水线CPU设计的Verilog实现，介绍了各个指令集的实现，包括S1指令集（sb, sh, sw, lb, lh, lw, lbu, lhu）、S2指令集（add，sub，xor, and, srl, sra, sll）、S3指令集（xori, andi, srli, srai, slli）、S4指令集（slt, sltu, sltiu）、S5指令集（jal, jalr）以及S6指令集（beq, bne, blt, bge, bltu, bgeu）。除此之外，该资源还具有冒险检测与冲突解决功能，提供了Modelsim工程和Vivado工程。适合有一定计算机组成和Verilog知识基础的读者学习。