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Riscv五级流水线32位CPU设计

上传者: 2024-04-20 17:20:51上传 ZIP文件 237.72KB 热度 10次

使用SystemVerilog编写的Riscv五级流水线32位CPU,支持指令集rv32i,数据前递,csr寄存器与中断控制器,通过dhrystone测试。此设计支持2bit饱和分支预测,提供了rv32五级流水线CPU代码、可选择拓展的AXI4总线接口代码和详细说明文档。适合新手学习。

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