Coo1Runner II器件实现设计范例和实现CPLD的原理图

CPLD的原理框图如图所示。 如图 CPLD的原理框图 行扫描线由移位寄存器输出驱动,在时钟ck的驱动下移位寄存器工作,同一时间只有一位行线为“0”。列线全部接有内部上拉,在没有键按下的情况下,列线全为“1”。同时与门输出也为“1”,移位寄存器继续工作;当有键按下时,与门输出为低。禁止移位寄存器操作,直到按键被释放。 行列编码电路的输出组成键盘的编码输出,输入到处理器。 此参考设计包括Verilog源代码、Verilog测试文件和.ucf文件。.ucf文件中有关于内部上拉电阻的应用,以及移位寄存器的实现约束的说明。 CoolRunner-II是低功耗器件适合于电池供电的设各