Verilog HDL 数据流建模具体实例

以上面的频率计数器为例,其中的AND2模块我们用数据流来建模。AND2模块对应文件AND2.v 的内容如下:module AND2 (A0, A1, Y); input A0;input A1;output Y; wire A0;wire A1;wire Y; // add your code hereassign Y = A0 & A1;endmodule2004-08-16 第34页,共41页 绝密Verilog HDL 入门教程请输入文档编号