EDA/PLD中的Xilinx FPGA器件的去耦网络设计范例

在设计Xilinx FPGA器件去耦网络时,首先需要用ISE 1O的设计工具规划器件的每个输入/输出块(Bank)的SSO(Simultaneously Switching Output,同步转换输出)个数,因为SSO是造成地线反弹和交调干扰的根源,每个Bank的SSO个数不允许超过最多数量的限制。 在大多数FPGA器件的应用环境中,需要重点考虑500 kHz-500 MHz范围内可能出现的干扰信号。为了保证整个去耦网络的阻抗曲线平滑和有效,电容器较为理想的选择是按照10倍的规则,从0.001μF到4.7 μF范围内等间隔的选择。同时容值越小,电容需要的数量越多,通常是以低一挡的电容个数