EDA/PLD中的有多种定义输入偏移约束的方式

图1所示为实际的边沿对齐DDR接口,其中考虑了时钟抖动和数据边界。 图1 实际的边沿对齐源同步时序 有多种定义输入偏移约束的方式,约束DDR源同步接口的最好的方法是使用RISING和FALLING定义时序组,然后分别对每个组做输入偏移约束。关键字RISING和FALLING用来区分上下沿驱动寄存器,图2给出了一个例子,我们将在后面对其进行约束。 图2 DDR约束和时序示意 约束的第1个步骤是生成RISING和FALLING时序组,如图3所示的灰色部分为生成的RISING组。PJSING和FALLING可以用来定义ISERDES和IDDR。