EDA/PLD中的周期约束分析

周期〈Period)约束的对象是该时钟所驱动的所有同步元件之间的路径,但是不会覆盖如图1所示的A、B、C和D路径,以及输入引脚到输出引脚〈纯组合逻辑〉、输入引脚到闷步元件、同步元件到输出引脚,还有Clk1到Clk2之间的异步路径, 在进行周期Period约柬之前,需要对电路的时钟周期进行估计,不要便用过松或过紧的约束。设讨内部电路所能达到的最南运行频率取决于同步元件本身的建立保持时间,以及同步元件之间的逻辑和布线延迟。虽然布线延时无法估计,但逻辑延时应该可以大致估计,如图2所示。通常可以根据逻辑延时和布线延时各占40%和60%的比例来判断将要设置的周期约束对于当前的设计是否现实或合理。