基于FPGA的24×24位低功耗乘法器的设计

通过对现有编码算法的改进,提出一种新的编码算法,它降低功耗的方法是通过减少部分积的数量来实现的。因为乘法器的运算主要是部分积的相加,因此,减少部分积的数量可以降低乘法器中加法器的数量,从而实现功耗的减低。在部分积的累加过程中.又对用到的传统全加器和半加器进行了必要的改进,避免了CMOS输入信号不必要的翻转,从而降低了乘法器的动态功耗。通过在Altera公司的FPGA芯片EP2CTOF896C中进行功耗测试,给出了测试结果,并与现有的两种编码算法进行了比较。功耗分别降低3.5%和8.4%。