基于FPGA的时统模块可靠性设计

本文详细介绍了作战系统时间统一同步的可靠性设计,从EMC设计、高速电路PCB设计、FPGA逻辑编程设计等几个方面介绍了时统接收处理模块的抗干扰设计及其实现方法,并用仿真技术进行仿真,从而将时统系统可能受到的干扰减到最低,提高了整个作战系统的可靠性。文中的时统模块已经应用于实际的作战系统中,效果良好。