一种13 bit 40 MS/s采样保持电路设计 上传者:在犯罪的边缘疯狂试探 2020-10-27 21:40:06上传 PDF文件 242.54KB 热度 20次 设计了一个用于13 bit 40 MS/s流水线ADC中的采样保持电路。该电路采用电容翻转结构,主运算放大器采用增益提高型折叠式共源共栅结构,以满足高速和高精度的要求。为减小与输入信号相关的非线性失真以获得良好的线性度,采用栅压自举开关。采用电源电压为3.3 V的TSMC 0.18 μm工艺对电路进行设计和仿真,仿真结果表明,在40 MHz的采样频率下,采用保持电路的SNDR达到84.8 dB,SFDR达到92 dB。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论 在犯罪的边缘疯狂试探 资源:429 粉丝:0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台,下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容!联系邮箱:server@dude6.com