如何改善高速ADC时钟信号

低抖动时钟器件充其量有宣称的1微微秒抖动规范,或者您也可以从一个FPGA生成同样较差的时钟信号。这会使得高速ADC产生SNR误差问题包括ADC量化噪声、差分非线性(DNL)效应、有效转换器内部输入噪声和抖动。利用方程式1中的公式,您可以确定抖动是否有问题,公式给出了外部时钟和纯ADC抖动产生的ADC SNR误差。