fix_to_float32.v 上传者:zarzjf 2020-08-21 12:33:21上传 V文件 3.67KB 热度 37次 用Verilog HDL编写的定点数转单精度浮点数的程序模块,modelsim仿真和上板实验成功,在输出端口加了几个寄存器延时来匹配xilinx官方的输出时序,经测试和xilinx官方IP核时序基本保持一致。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论