Quatus 分频模块.zip
用Verilog HDL 编写的时钟分频模块,N值=clk/div_N 其中clk为输入的脉冲,我的板子是50兆Hz的晶振,所以clk就是50_000_000,div_N为你想得到的脉冲频率,也就是分频结果,输出频率
下载地址
用户评论
