异步fifo verilog设计(支持自定义的almost fullalmost empty) 上传者：v34881 2020-08-13 09:35:03上传 V文件 4.2KB 热度 20次 自己写的一个异步fifo,深度宽度都可自定义,包含binary到gray码,gray码到binary转换,异步时域通信,自定义almost full,almost empty等知识,以verilog写的~ 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
