基于Verilog的异步FIFO设计
本设计是基于Verilog的异步FIFO的设计，所需的RAM由IPcore例化而来，不是自己设计的，因而时序性要好。同时读写位宽不一样。写位宽为8bit，读位宽为32bit。
下载地址
用户评论
确实RAM是用的IP核，CPLD上就只能看看了
感觉没什么意义。