Verilog自顶向下设计24进制计数器（FPGA) 上传者：潇让 2018-12-29 11:37:41上传 ZIP文件 227.59KB 热度 67次 使用Verilog自顶向下设计24进制计数器（例子为1Hz，可修改频率），并用数码管动态显示，已在Basys2开发板验证通过。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
