FPGA设计16进制加减计数器 上传者：xiyacai 2019-01-16 07:38:45上传 DOC文件 570.5KB 热度 42次 用VHDL语言设计一个16进制加减计数器，计数方向可以由外界输入信号控制，带有清零和置位，输出除了包括计数值外还应包括进位和借位。 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 码姐姐匿名网友 2019-01-16 07:38:45 不错的资源，我很喜欢 码姐姐匿名网友 2019-01-16 07:38:45 很适合我，在这里找到了 码姐姐匿名网友 2019-01-16 07:38:45 初学这个，很适合我，在这里找到了 发表评论 xiyacai 资源：4 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
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