Verilog自顶向下60进制计数（FPGA) 上传者：潇让 2019-05-06 06:20:42上传 ZIP文件 226.09KB 热度 53次 使用Verilog自顶向下设计60进制计数器（例子为1Hz，可修改频率），并用数码管动态显示，已在Basys2开发板验证通过。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
