基于FPGA Verilog串行乘法器DSP设计

Name: 基于FPGA Verilog串行乘法器DSP设计
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Author: dugchl_85061

上传者：dugchl_85061 2020-05-14 16:46:40上传 V文件 1.24KB 热度 50次

基于FPGAVerilog串行乘法器DSP设计，代码通过仿真和下板调试，串行的DSP消耗的时间相对较长，但是占用资源较少

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