基于verilog的mult乘法器

Name: 基于verilog的mult乘法器
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Author: 地狱烈火

上传者：地狱烈火 2019-03-11 12:28:42上传其他文件 500kb 热度 83次

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: 码姐姐匿名网友 2019-03-11 12:28:42

好像确实是VHDL的，最后也没用上，还是用了最低端的乘号实现

: 码姐姐匿名网友 2019-03-11 12:28:42

貌似不是verilog哦，是VHDL的

: 码姐姐匿名网友 2019-03-11 12:28:42

能用，但感觉要多点说明

基于verilog的mult乘法器

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