spi_verilog_master_slave_latest.tar.gz

该项目在VerilogHDL中提供SPIMode-3主从模块。数据宽度为8位。它是为XilinxSpartan6合成的，时钟频率最高可达225MHz。最大SPI时钟（sck）频率为112MHz，由主时钟得出。来自主时钟的SCK缩放比例可以是2、4、8和16，也可以进一步减小。 SPI主模块以FSM（有限状态机）编码。从模块的设计就像移位寄存器一样。接口信号是SCLK（或SCK），MOSI，MISO和SS。SCK是由主设备生成的SPI时钟。MOSI是主机的数据输出，是从机设备的数据输入。MISO是从机数据输出，是从机数据输入。SS是从机选择低电平有效信号，它使总线中的从机设备处于激活状