verilog spi slave.zip 上传者：芳菲四月 2020-05-17 11:56:01上传 ZIP文件 5.26KB 热度 49次 Verilog源代码，有注释，仿真通过，上板验证通过，工作时钟频率约为0.8M/s。不调用IP，纯逻辑实现，可用于各种FPGA和CPLD。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
