带fifo的Verilog uart模块(单.v文件) 上传者：yugangooo 2019-10-02 21:28:50上传 ZIP文件 2.45KB 热度 29次 参考黑金的串口收发，将串口收发和fifo写在一个.v文件中，操作接口主要变为fifo，rx_fifo_empty!=1时，有收到数据，读出来即可，发送串口只需要往fifo中存入数据。接收时判断起始位为低和停止位为高，防止上电前串口上一直有数据发送进来而引起的误码。 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 发表评论 yugangooo 资源：17 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
