verilog实现的带FIFO的UART模块

Name: verilog实现的带FIFO的UART模块
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Author: sxthr

上传者：sxthr 2019-04-28 14:16:01上传 RAR文件 974.87KB 热度 65次

verilog实现的带FIFO的UART模块，代码风格良好，模块化，具有较高的参考价值。

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verilog实现的带FIFO的UART模块

verilog实现的带FIFO的UART模块，代码风格良好，模块化，具有较高的参考价值。

大小：0B | 2019-04-28 14:16:01
带fifo的Verilog uart模块单.v文件

参考黑金的串口收发，将串口收发和fifo写在一个.v文件中，操作接口主要变为fifo，rx_fifo...

大小：0B | 2019-10-02 21:28:50
带FIFO的UART

VHDL实现UART，比较完善了。带FIFO的，接收和发送都有。有根据自己理解写的注释。

大小：0B | 2019-05-25 11:49:55
不带FIFO的Uart（串口）verilog工程

大小：0B | 2019-04-13 13:28:05
verilog fifo异步fifo的实现

基于fpga的异步fifo的实现，亲测可行，适用新手

大小：0B | 2019-05-28 09:32:19
FIFO的Verilog实现

同步和异步FIFO的Verilog实现，Modelsim仿真,其中有FPGA具体实现的文档

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FIFO的verilog实现

用Verilog语言实现的FIFO，非常容易读懂

大小：0B | 2019-05-15 20:15:29
verilog实现的uart

verilog的串口程序，可以实现波特率的改变。没有使用状态机。

大小：44KB | 2020-07-22 12:34:11
Verilog HDL实现的简易UART通信模块

一种简单的UART TX/RX模块，使用Verilog HDL实现FPGA的过程和相关实现方法。该模...

大小：48.02KB | 2023-06-03 01:25:53
用verilog语言设计UART带FIFO32位

Design UART with FIFO 32 bit in verilog language

大小：0B | 2019-06-24 01:17:46
异步fifo的verilog实现

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大小：318KB | 2020-08-16 13:35:39
同步fifo的verilog实现

大小：0B | 2019-01-15 16:34:44
Verilog实现的异步FIFO

大小：0B | 2019-04-07 12:08:14
Verilog实现的FIFO模型

使用verilog实现了FIFO的基本功能,通过仿真测试

大小：3.96MB | 2020-08-08 04:39:58
同步FIFO的Verilog实现

同步fifo的实现，比较规范，可做代码风格参考

大小：0B | 2019-09-06 07:08:44
同步FIFO和异步FIFO的Verilog实现

介绍同步FIFO原理,并且提供了verilog源代码;详细介绍了异步FIFO原理和两种实现方法,并提...

大小：65KB | 2020-10-28 01:26:17