veterbi卷积码编码解码MATLAB和FPGA实现 上传者：小鱼乖乖 2019-07-27 22:29:58上传 ZIP文件 370.2KB 热度 78次 文件包里包括卷积码编码和veterbi解码的MATLAB仿真代码和FPGA硬件实现的verilog代码，均编译成功附有仿真图，下载后可直接使用，无需修改，代码有注释，真是可信。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-07-27 22:29:58 试了好多次，m文件没有成功打开，不知道是不是我的matlab有问题 码姐姐匿名网友 2019-07-27 22:29:58 楼主的代码和 我在图书馆借的一本书上是一样的。。。。不过 确实可以运行无错 可以编码和译码 非常不错 赞！！ 码姐姐匿名网友 2019-07-27 22:29:58 初学者有些难度哟，全是代码。不过程序完整，运行没有错误。还是谢谢啦~研究下~ 码姐姐匿名网友 2019-07-27 22:29:58 东西挺全的，就是有点复杂，研究下~ 码姐姐匿名网友 2019-07-27 22:29:58 研究下，正在进行这方面学习。 码姐姐匿名网友 2019-07-27 22:29:58 MATLAB用的是软译码，VERILOG用的是硬译码，而且在CERILOG中VITERBI译码的要求会第一和第二位为00，最后两位译码也是00，出错概率太大，应该在开始最大似然估计概率，最后2个判断也应该用概率，因此只适合入门学习仿真，不适合开发 码姐姐匿名网友 2019-07-27 22:29:58 东西很好，刚好写论文能用上 发表评论
试了好多次，m文件没有成功打开，不知道是不是我的matlab有问题
楼主的代码和 我在图书馆借的一本书上是一样的。。。。不过 确实可以运行无错 可以编码和译码 非常不错 赞！！
初学者有些难度哟，全是代码。不过程序完整，运行没有错误。还是谢谢啦~研究下~
东西挺全的，就是有点复杂，研究下~
研究下，正在进行这方面学习。
MATLAB用的是软译码，VERILOG用的是硬译码，而且在CERILOG中VITERBI译码的要求会第一和第二位为00，最后两位译码也是00，出错概率太大，应该在开始最大似然估计概率，最后2个判断也应该用概率，因此只适合入门学习仿真，不适合开发
东西很好，刚好写论文能用上