使用verilog HDL 16位cpu设计 上传者：freewind71566 2019-05-28 19:30:22上传 RAR文件 429.98KB 热度 42次 本实例是使用verilogHDL语言来进行16位cpu设计。 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 码姐姐匿名网友 2019-05-28 19:30:22 做计组实验报告的时候，可以参考 码姐姐匿名网友 2019-05-28 19:30:22 注释不太好，内容不错，挺有帮助的，如果能有更新的资源就好了 码姐姐匿名网友 2019-05-28 19:30:22 非常好的资源，文档非常详细，但是貌似最终不能放到班子上，还在实验。 码姐姐匿名网友 2019-05-28 19:30:22 不错，文档很详细 码姐姐匿名网友 2019-05-28 19:30:22 还没太细看，但感觉很不错，有设计模块与测试模块源代码，还有一个word详细介绍了设计思路，只不过程序打开后注释是乱码 发表评论 freewind71566 资源：6 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
做计组实验报告的时候，可以参考
注释不太好，内容不错，挺有帮助的，如果能有更新的资源就好了
非常好的资源，文档非常详细，但是貌似最终不能放到班子上，还在实验。
不错，文档很详细
还没太细看，但感觉很不错，有设计模块与测试模块源代码，还有一个word详细介绍了设计思路，只不过程序打开后注释是乱码