使用verilog HDL 16位cpu设计
本实例是使用verilogHDL语言来进行16位cpu设计。
下载地址
用户评论
做计组实验报告的时候，可以参考
注释不太好，内容不错，挺有帮助的，如果能有更新的资源就好了
非常好的资源，文档非常详细，但是貌似最终不能放到班子上，还在实验。
不错，文档很详细
还没太细看，但感觉很不错，有设计模块与测试模块源代码，还有一个word详细介绍了设计思路，只不过程序打开后注释是乱码