使用Verilog编写的脉冲信号延时模块
/**************************************************************************************************///功能简介：使用Verilog编写的一个脉冲信号延时模块，延时时长可设定（小于输入脉冲周期），可精确到一个时钟周期//代码有详细注解，设计项目验证可用，原项目是对一个周期为2ms，高电平脉宽为5us的脉冲信号延时100us输出/**************************************************************************************************/
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用户评论
好文，谢谢分享
xuexi 用处，很不错
代码很有参考价值！
谢谢楼主分享！不错
谢谢楼主奉献，对于初学者有很大帮助
看代码，延迟后输出的脉冲高电平还是5us吗，是不是变成了1个CLK？
有参考价值。不过我要找的是具有滤波功能的代码。
确实不错。
简单实用，就是我要找的，谢谢
不错，很有价值