4-16译码器VHDL语言设计
4-16译码器VHDL语言设计,libraryieee;useieee.std_logic_1164.all;entitycjg4_16isport(DATA:instd_logic_vector(3downto0);EN:instd_logic;Y:outstd_logic_vector(15downto0));endentitycjg4_16;architecturearch1ofcjg4_16isbeginprocess(en,data)
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