用VHDL设计138译码器

Name: 用VHDL设计138译码器
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Author: wangpeng_66

上传者：wangpeng_66 2019-06-21 02:23:53上传 DOC文件 230.5KB 热度 64次

熟悉MAX+PLUSII的基本操作，掌握文本输入方法，了解CPLD设计过程。

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用VHDL设计138译码器

熟悉 max plusii 的基本操作，掌握文本输入法，了解 FPGA 的设计过程。

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