Verilog编写串并转换，包含modsim编写的testbench文件

Name: Verilog编写串并转换，包含modsim编写的testbench文件
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Author: anjayxc

上传者：anjayxc 2019-05-02 03:40:38上传 RAR文件 3KB 热度 75次

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大小：0B | 2019-05-02 03:40:38
串并转换模块带testbench文件

时序控制的串并转换模块，其中包括并行转串行子模块和串行转并行子模块，主时钟24Mhz；在安装了mod...

大小：0B | 2019-05-25 13:09:37
verilog串并转换

verilog__串并转换.

大小：0B | 2019-07-13 11:29:12
串并转换verilog

串并转换verilog

大小：0B | 2019-07-13 11:28:48
串并转换Verilog

串并转换仿真通过.

大小：0B | 2019-07-13 11:28:56
串并转换Verilog HDL

大小：0B | 2018-12-08 23:48:34
串并转换VHDL代码(包括TESTBENCH)

大小：0B | 2018-12-08 23:48:31
串并转换verilog实现.rar

推荐了串并转换相关的书籍，实现了串并转换的代码

大小：0B | 2020-05-30 20:18:05
verilog并串串并转换

采用verilog语言编写其代码。文件中有8位和16位并串转换代码和测试文件，其中8位并串转换有a和...

大小：0B | 2019-06-05 13:11:36
串并转换Verilog代码设计

自己编写的串并转换verilog代码，经过Modelsim软件仿真，验证了设计的正确性。

大小：0B | 2019-05-13 16:51:12
verilog的testbench的编写

本文档中详细介绍了如何编写testbench以及它的优点，对于学习编写testbench的同学会很有...

大小：0B | 2019-05-28 01:16:29
verilog testbench编写方法

verilog编写testbench的注意事项，有实例辅助说明

大小：0B | 2019-09-27 16:48:39
FPGA串并转换代码verilog

FPGA串并转换代码(verilog)可用.

大小：0B | 2019-05-27 18:16:17
串并转化verilog

利用verilog语言编写的串并转换模块，已经经过验证通过。

大小：0B | 2019-05-02 03:41:23
如何编写testbench的总结Verilog

网上找来编写testbench的一些总结，对初学者非常有用(基于verilog)

大小：0B | 2019-09-06 21:48:20
教你怎样编写verilog的testbench

大小：0B | 2018-12-08 23:46:37