8位全加器，verilog实现 上传者：小刀 2019-04-28 18:40:29上传 V文件 1.65KB 热度 34次 8位全加器，实现加法减法。sub为0做加法，sub为1做减法 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-04-28 18:40:29 很好的一个方法，受教 码姐姐匿名网友 2019-04-28 18:40:29 做的稍微复杂了 码姐姐匿名网友 2019-04-28 18:40:29 什么东西 还是没有看懂~ 发表评论 小刀 资源：18 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
很好的一个方法，受教
做的稍微复杂了
什么东西 还是没有看懂~