8位全加器，verilog实现

Name: 8位全加器，verilog实现
Rating: 4.5 (59 reviews)
Author: 小刀

上传者：小刀 2019-04-28 18:40:29上传 V文件 1.65KB 热度 59次

8位全加器，实现加法减法。sub为0做加法，sub为1做减法

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用户评论

: 码姐姐匿名网友 2019-04-28 18:40:29

很好的一个方法，受教

: 码姐姐匿名网友 2019-04-28 18:40:29

做的稍微复杂了

: 码姐姐匿名网友 2019-04-28 18:40:29

什么东西还是没有看懂~

8位全加器verilog实现

8位全加器，实现加法减法。sub为0做加法，sub为1做减法

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