数字钟用VHDL和VERILOG混合编写 上传者：qq_57540402 2019-02-26 21:00:10上传 其他文件 500kb 热度 46次 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-02-26 21:00:10 没有看到顶层文件，每个模块的调用是原理图的形式调用的？我是想看看verilog和VHDL如何互相调用，例子中看不到调用 发表评论
没有看到顶层文件，每个模块的调用是原理图的形式调用的？我是想看看verilog和VHDL如何互相调用，例子中看不到调用