十进制步进加减计数器制作

Name: 十进制步进加减计数器制作
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Author: huanshen4565

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十进制步进加减计数器制作

大小：0B | 2019-03-10 09:10:53
十进制加减计数器

Decimal addition and subtraction counter

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十进制计数器

使用quartusii软件编写的十进制计数器，所用语言为Verilog

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十进制加减可逆计数器的设计.docx

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十进制加减可逆计数器的设计.pdf

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CC4518十进制同步加减计数器)

大小：0B | 2019-01-07 17:55:04
verilog十进制计数器

提供verilog设计十进制计数器源代码及测试代码。

大小：0B | 2019-04-28 11:20:57
附件_十进制计数器

Attachment - decimal counter

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十进制计数器VHDL

通过VHDL，实现10位带使能计数器。LIBRARYIEEE;USEIEEE.STD_LOGIC_1...

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用vhdl语言来实现十进制计数功能。有清零，使能信号等等

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5位十进制计数器

利用定时器的计数功能计数，根据要求满十进一，以此类推类推设计了五位十进制计数器

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六位十进制计数器的制作

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四位十进制计数器他可以实现十进制计数

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计数器一个十进制的计数器

Counter, a decimal counter

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EDA完成的十进制计数器

EDA completed decimal counter

大小：0B | 2019-06-22 06:11:16
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FPGA实验，十进制计数器的设置。通过按键输出信号，采集脉冲信号后计数，并通过七段数码管显示

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