FastMultiplier 基于Verilog的快速乘法器电路实现

该项目是一个Modelsim 10.2c平台上的快速乘法器电路实现，使用Verilog语言编写。其设计特点包括：

• 部分乘积生成：采用Booth-Radix 4算法生成部分乘积，从而优化乘法器的计算效率。

• 部分乘积压缩：基于CSA的Wallace树结构对部分乘积进行压缩，显著减少电路延迟，提升运算速度。

• 进位超前加法器：在压缩树之后，使用进位超前加法器实现最终的压缩。

有关压缩树的详细设计，可参考doc/CompressTreeDesign目录下的文档。