倍频输出-stm32f407vet6数据手册下载中文资料

"0011：PLL 5倍频输出

1101：PLL 6.5倍频输出

0100：PLL 6倍频输出

111x：保留

0101：PLL 7倍频输出

0110：PLL 8倍频输出

0111：PLL 9倍频输出

警告：PLL的输出频率绝对不能超过72MHz

PLLXTPRE：PREDIV1分频因子的低位(LSB of division factor PREDIV1)位17由软件置’1’或清’0’来选择PREDIV1分频因子的低位。这一位与RCC_CFGR2寄存器的位(0)是同一位，因此修改RCC_CFGR2寄存器的位(0)同时会改变这一位。如果RCC_CFGR2寄存器的位[3:1]为’000’，则该位控制PREDIV1对输入时钟进行2分频(PLLXPRE=1)，或不对输入时钟分频(PLLXPRE=0)。只能在关闭PLL时才能写入此位。

PLLSRC：PLL输入时钟源(PLL entry clock source)位16由软件置’1’或清’0’来选择PLL输入时钟源。只能在关闭PLL时才能写入此位。

0：HSI振荡器时钟经2分频后作为PLL输入时钟

1：PREDIV1输出作为PLL输入时钟。

注：当改变主PLL的输入时钟源时，必须在选定了新的时钟源后才能关闭原来的时钟源。

为了更深入了解时钟分频电路，您可以参考这篇分频时钟模块，它详细解释了分频原理和应用。如果您对VHDL时钟分频感兴趣，这篇VHDL时钟分频文章会为您提供详尽的代码示例和设计思路。Verilog时钟分频也值得一读，它展示了Verilog语言在时钟分频上的实现技巧。

更多关于STM32的内容可以参阅这篇STM32 RTC时钟预分频计算技巧，它将帮助您更好地理解RTC时钟的配置和优化。如果您正在处理外部时钟源的设置，STM32外部时钟源模式代码将是一个很好的参考。

87/754参照2009年12月RM0008 Reference Manual英文第10版本译文仅供参考，如有翻译错误，请以英文原稿为准。请读者随时注意在ST网站下载更新版本。"