并行化BCH编译码器的FPGA设计及SOPC验证

并行化BCH编译码器的FPGA设计及SOPC验证

1并行化BCH编译码器的FPGA设计及SOPC验证作者：蔡恒，崔雪楠，孟虹兆导师：黄启俊，常胜（武汉大学物理科学与技术学院微电子学与固体电子学，湖北武汉430072）摘要：针对NANDFlash应用，完成了并行化（8184，7976，16）BCH编译码器硬件设计，设计采用寄存器传输级（RTL）硬件描述语言（VerilogHDL），利用LFSR电路、计算伴随式、求解关键方程、chien搜索算法等技术方法完成了BCH编译码算法在FPGA上的硬件实现。相较于传统串行实现方案，采用并行化实现提高了编译码器的速度。搭建了基于SOPC技术的嵌入式验证平台，在Nios处理器的控制下能快速高效地完成对BCH编译码算法的验证，具有测试环境可配置、测试向量覆盖率高、测试流程智能化的特点。关键词：并行化；BCH；FPGA；优化；SOPC；AFPGADesignandSOPCVerificationofParallelBCHEncoder/DecoderAuthor:CAIHeng,CUIXuenan,MENGHongzhao