基于稳定且节省区域的嵌入式SRAM的写缓冲区设计适用于闪存应用

本文提出了一种用于闪存中写缓冲器应用的嵌入式SRAM设计。 写缓冲区是实现的- 配备了新提出的自适应定时控制电路,节省面积的感应锁存电路和6个T SRAM单元单元。 在面积为135 μm×180 μm的2 kb SRAM宏中实现并应用到具有以下功能的128 Mb NOR闪存中: SMIC 65 nm NOR闪存过程。 仿真和芯片测试结果均表明SRAM写入缓冲区是有益的。 对高密度闪存设计至关重要。