Verilog编写的入门级3-8译码器设计与实现 上传者：gl7148 2019-01-08 06:23:48上传 RAR文件 170.44KB 热度 43次 Verilog编写的入门级3-8译码器设计与实现。适合有需要理解译码器的哥们 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 码姐姐匿名网友 2019-01-08 06:23:48 ｖｅｒｉｌｏｇ入门必备～ 码姐姐匿名网友 2019-01-08 06:23:48 代码能看懂，学习verilog还是比较有用的~ 码姐姐匿名网友 2019-01-08 06:23:48 代码不错，谢谢楼主，希望下次写的更简洁一下。 发表评论 gl7148 资源：10 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
ｖｅｒｉｌｏｇ入门必备～
代码能看懂，学习verilog还是比较有用的~
代码不错，谢谢楼主，希望下次写的更简洁一下。