一种全新的以FPGA为基础的全新锁相倍频系统方案设计

随着数字时代的到来,越来越多的领域采用集成电路来设计电路,FPGA/CPLD等EDA设计更为广大硬件工程师所接受。其模块化设计为设计人员带来了很多方便,节约了系统的开发时间,使设计人员只需要调用这些模块或者IP核,然后组合起来就可以实现一个简单的功能。全数字锁相环(DPLL)就是其中一个典型的例子。然而DPLL在应用时存在很多缺陷,例如锁相时间长、捕捉带窄等。为了避免这些缺点,本文设计了一种全新的相位跟踪倍频系统,有效地改善了DPLL的这些指标,并在项目中得到了良好的应用。 1 全数字锁相环的概念 所谓全数字锁相环路,就是环路部件全部数字化,采用数字