sv tests:测试套件旨在检查是否符合SystemVerilog标准 源码

SystemVerilog测试仪 该项目的目的是在各种Verilog工具中找到所有受支持的和缺少的SystemVerilog功能。 从上一个通过的主版本生成的报告可以查看 跑步 初始化子模块: git submodule update --init --recursive 安装所有python依赖项,并确保可以调用已安装的二进制文件。 pip3 install --user -r conf/requirements.txt export PATH= ~ /.local/bin: $PATH 生成工具(可选,可以使用PATH工具): make -k runners 然后运行: