电源技术中的DDR内存电源

CMOS 逻辑系统的功耗主要与时钟频率、系统内各栅极的输入电容以及电源电压有关。器件形体尺寸减小后,电源电压也随之降低,从而在栅极层大大降低功耗。这种低电压器件拥有更低的功耗和更高的运行速度,允许系统时钟频率升高至千兆赫兹级别。在这些高时钟频率下,阻抗控制、正确的总线终止和最小交叉耦合,带来高保真度的时钟信号。传统上,逻辑系统仅对一个时钟沿的数据计时,而双倍数据速率(DDR) 内存同时对时钟的前沿和下降沿计时。它使数据通过速度翻了一倍,且系统功耗增加极少。 高数据速率要求时钟分配网络设计要倍加小心,以此来最小化振铃和反射效应,否则可能会导致对逻辑器件非有意计时。图1显示了两种备选总线终止