一种读写分离结构的SRAM译码器设计

基于40 nm超低电压标准(40ULP)CMOS工艺,设计了一种读写分离的SRAM译码器电路结构,得到了具有更小的版图面积和功耗的新型SRAM电路,同时结合读写辅助电路改善了因工艺节点减小产生的数据存储不稳定问题。通过在0.9 V工作电压、200 MHz工作频率下对SRAM 6T结构存储单元进行测试。与使用传统译码器SRAM相比,写周期内动态功耗减小约29.17%,译码器版图面积减小约59.9%。实验结果表明:本结构在保证读写稳定性的基础上不仅提高了存储器的性能,并且减小了面积。