Verilog语法——参数化设计(parameter 和defparam)

在 Verilog 语法中,可以实现参数化设计。所谓参数化设计,就是在一个功能模块中,对于一个常量,其值在不同的应用场合需要设置为不同的置,则将此值在设计时使用parameter 关键字声明,那么在上层模块例化使用该功能模块时,可以根据具体需求重新配置该常量的值,从而实现不同应用场合对对应常量的灵活调整。 以下为使用 Verilog 设计的一个控制 LED 闪烁灯的模块代码: module counter(Clk,Rst_n,led); input Clk; //系统时钟,50M input Rst_n; //全局复位,低电平复位 output reg led; //le