FPGA学习笔记之Verilog语法基础讲解之参数化设计 上传者：zy35344 2020-08-08 17:28:17上传 PDF文件 94.47KB 热度 36次 在Verilog语法中,可以实现参数化设计。所谓参数化设计,就是在一个功能模块中,对于一个常量,其值在不同的应用场合需要设置为不同的置,则将此值在设计时使用parameter 关键字声明....... 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
