FPGA VHDL实现10进制减法计数器带清零和置数 上传者：laoqihz 2021-01-03 01:26:44上传 ZIP文件 2.16MB 热度 138次 使用VHDL实现10进制减法计数器,有以下功能: (1)开发平台为ISE14.7 (2)代码已例化,分为顶层文件和三个模块:分频器、计数器、数码管。 (3)计数器具有清零和置数的功能。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
