EDA/PLD中的Actel 优化图形HDL设计输入环境

Actel公司和HDL Works公司宣布针对Actel的Libero集成设计环境 (IDE) 设计流程,优化HDL Works的EASE设计输入工具。EASE图形HDL设计输入环境为FPGA和ASIC的VHDL、Verilog和混合语言设计提供快速和准确的途径,进行设计输入、修改和维护。此外,两家公司还宣布HDL Works已加入成为Actel EDA联盟计划的一员。 优化的HDL工具流程对于Actel所有生成和维护复杂HDL设计的客户都非常重要,而Siemens正是深谙这种需要的客户之一。 Siemens公司自动化及驱动部设计经理Thomas Rode称:“我们已成功利用EASE在Acte