EDA/PLD中的VHDL编码风格 设计考虑

1. 在不是不得以的情况的话,不是用异步设计。而应该使用同步设计。2. 分割模块 把一个设计分割为几个易于管理的块,有利于团队工作。如果只有一个主要功能模块则分为几个子模块。遵循SPEC分割。3. 复位 要对DFF和LATCH进行复位。设计时采用异步复位。复位信号要直接连入FF。4. 对于FF的输出要用非阻塞语句。每个FF只能在一个always块中赋值。FF最好规定单沿触发。5. 有些地方也不一定要用非阻塞语句。比如要从一个时钟产生另一个时钟时: always @(posedge clka) clkb = ~clka;6. 有些时候也不是必须要统一一个沿触发,如DDR。7. 组合逻