Verilog HDL主要能力

下面列出的是Verilog硬件描述语言的主要能力:* 基本逻辑门,例如and、or和nand等都内置在语言中。* 用户定义原语(UDP)创建的灵活性。用户定义的原语既可以是组合逻辑原语,也可以是时序逻辑原语。* 开关级基本结构模型,例如pmos 和nmos等也被内置在语言中。* 提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。* 可采用三种不同方式或混合方式对设计建模。这些方式包括:行为描述方式—使用过程化结构建模;数据流方式—使用连续赋值语句方式建模;结构化方式—使用门和模块实例语句描述建模。* Verilog HDL中有两类数据类型:线网数据类型和寄存器数据类型。线