基于verilog HDL编写的分别显示个位和十位的十二进制加法计数器

Name: 基于verilog HDL编写的分别显示个位和十位的十二进制加法计数器
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Author: gang60865

上传者：gang60865 2020-12-07 06:15:01上传 RAR文件 7.71MB 热度 35次

基于verilog HDL编写的分别显示个位和十位的十二进制加法计数器,压缩包里有vwf时序波形和最简单的testbench测试代码

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